TSMC「A14」設計にエージェントAI、Synopsysと協業(EE Times Japan)
56 分前
Synopsysは2026年9月23日（米国時間）、TSMCと先端半導体設計分野での協業を拡大すると発表した。TSMCの「A14」プロセス向けEDAフローを整備したほか、エージェント型AIを活用した設計ワークフローの自動化、マルチダイ設計やパッケージ内光電融合（CPO）の設計支援などを進める。
Synopsysのデジタル／アナログEDAフローは、TSMCのA14プロセスの認証を取得した。設計データを実際の回路レイアウトに落とし込む工程であるインプリメンテーションから、テープアウト前の最終検証であるサインオフまでをカバーし、A14を用いた設計の収束を支援する。アナログ設計では、A14向けのデバイス配線環境もTSMCと共同で整備している。アナログ回路の配置配線を自動化することで、レイアウト作業の効率化や先端プロセスへの移行を支援する。
両社は、エージェント型AIを活用してアナログ／デジタル／マルチダイ設計の各ワークフローを自動化する取り組みも進めている。アナログ設計向けツール「Custom Compiler」では、既存のアナログ設計を別のプロセスノードへ移行する作業を効率化する。
デジタル設計向けの「Fusion Compiler」では、大規模言語モデル（LLM）を活用した解析によって設計作業を支援する。マルチダイ設計では、「3DIC Compiler」を用いたエージェント型AIによるチップレットのフロアプラン共同最適化フローを開発した。複雑なフロアプラン作業を自動化し、設計収束を高速化するという。TSMCの3次元（3D）実装技術「3DFabric」に対応する。
TSMCの先端パッケージング技術「CoWoS（Chip-on-Wafer-on-Substrate）」を用いたマルチダイ設計では、統合電圧レギュレーター（IVR）を含む設計／シミュレーションに対応する。3DIC Compiler上で電力効率やパワーインテグリティ、熱などを考慮しながら協調設計できる環境を整備する。
CPO向けでは、TSMCのシリコンフォトニクス技術「COUPE（Compact Universal Photonic Engine）」を対象に、3D実装やマルチフィジックス解析を含む設計フローの整備を進める。
IP（Intellectual Property）分野では、TSMCの「N2P」プロセス向けにPCI Express（PCIe）7.0、HBM4、LPDDR6／5X／5、224G Ethernet PHY、UCIeなどの主要IPについて実用化に向けた対応やテープアウトを進めた。CoWoS-Sインターポーザを組み込んだ「N3P」テストチップ上では、UCIe-A 32G／40Gをシリコン実証したほか、2nm／3nm向け64G UCIe IPのテープアウトも完了している。
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